"FAQ OFICIAL ABIT NF7s BIOS"

Yo tengo PCI Latency timer = 2 ... es muy malo?

Que version de bios recomendais?

¿Para qué sirven exactamente todas estas opciones?

FSB Spread Spectrum: OFF
AGP Spread Spectrum: OFF
CPU Thermal Throttling: OFF

saludos

Jugulator:

La NF7s 2.0 es con muxo la mejor Nforce II del mercado. Solo la EPOX 8KHA3+ tiene unos reguladores de voltaje de mas calidad, en lo demas, la ABIT es una clara campeona

No obstante tiene el issue de "undervoltear" todos los xips de la plataforma. Tenlo presente

Supongo q rularas con la latest BIOS, IO la verdad es q las pruebas q hice con mi sonda marcaba unas temperaturas bastante cercanas con la marcada en BIOS via Winbond IC.

Ya nos contaras

H

JOK:

*FSB Spectrum: La inclusion de este parametro en las BIOS Award fue algo obligatorio para ser aceptados dentro de standards de la UE.

Si profundizamos algo mas en el tema vemos claramente que el Spread Spectrum significa que la señal de CLOCK, es modificada intencionadamente para reducir esa emision electromagnetica d interferencia en un rango de frecuencias determinado.

***Como se reducen estas emisiones?¿
Pues bien, solo consiste en reducir interferencias de Armonicos de alto orden de la frecuencia del BUS. Cada onda genera otras ondas armonicas de orden mayor (Obertoene) y pueden inferir en interrupciones de la señal señal principal. La señal principal en el caso del FSB Spectrum es el FSB, o SYSTEM CLOCK.

Como imaginais, a medida que los integrados avanzan en su tecnologia de implementacion, tb aumentan sus intern clock o velocidades de reloj. Tb por lo tanto aumentan las Emisiones Electromagneticas de Interferencia (EMI). Estas EMI causan armonicos de mayor rango q interfieren con la señal pral. Hay standards FCC que regulan sus amplitudes de ONDA dentro de unos limites. Por lo tanto el Spreading de la señal causa que en vez de incurrir en un pico de onda, se forme algo mas similar a una campana GAUSSIANA, la amplitud sera por lo tanto 1/3 - 1/4 del pico original.

Es evidentemente un esfuerzo por disminuir las Emisiones Electromagneticas de Interferencia; Todos los aparatos electromecanicos (HDD p ej emiten una serie de señales de baja frecuencia, por lo general los xips y circuitos integrados las producen de alta frecuencia. Estas tienen q estar en unos rangos o tolerancias, el limite general es de 9000 ciclos por segundo (1 ciclo=1pulso).

*AGP Spread Spectrum: Pues lo mismo pero con la señal del BUS AGP

*CPU Throttling: Este parametro es ciertamente "antiguo" , cuando nos referimos al throttling de una CPU es referente a la perdida de intern clock de la misma al alcanzar determinadas temperaturas prefijadas. No esta clara la razon de perdida de intern clock/ grado disipado. Pero es mejor deshabilitarla, asi nos aseguramos de que nuestra CPU no pierde ni un solo megaciclo de reloj

Para temas de Overclocking, tanto el FSB como AGP Spectrum DISABLED, IO quiero toda la amplitud de ONDA disponible de mi AGP y FSB Signaling

H

Un par d dudillas:

Pa actualizar la bios dice:
1) bajtea de inet
2) descomprime
3) Crea un bootable disk
4) metele los arcivos descomprimidos
5) arranca y cambia en la bios la secuencia de arranque.
6) arranca de disquet
7) ejecuta el awarflash nombreBIOS.bin /cc /..

a) crear un bootable disk y copiarle archivos? Esto es Crear disco de arranque de winXP? No verda... ? EDITADO: Lo puedo hacer con un CD?

b) Si mi ingles no me faya, en el manual dice que no t dejes ninguno de los 10 parametros detras de "nombreBIOS.bin", alguien me dice pa que son?

gracias

Existe una utilidad Beta de Abit para flashear la bios desde Windows, yo la utilizo y funciona muy muy correctamente, eso no quita que tenga mi disco de arranque con el awflash y la 1.8 puesta por si cualquier cosa mala pasase. XD

En turbo los valores se me quedan en 8 3 3 2, en By Speed en 9 4 4 2.5 (falso es de 2.0 mis mems) La cosa es que imagino que cuanto más bajos más rendimiento y más posiblidadades de error en memoria existen no? Bien pues no entiendo la recomendación entonces a mi me funciona bien en 7 3 3 2 es una de las formas que mejor me funciona pero recomendaste 11 2 2 2 Bien pues segun el Aida, la velocidad de escritura y lectura pues es muy muy muy similar osease inapreciable, desde el 11 2 2 2 y el 7 3 3 2 Bien pues H porfavor podrias indicar algun lugar donde explicaran que es cada valor de estos? pero vamos que lo explique bien explicado y en que afecta y como puede ser igual de rapido el 11 2 2 2 que el 7 3 3 2 cuando el 11 es muy superior al 7 en el primero aunque luego los dos centrales bajan de 3 a 2...

Referente a si he probado el 7 2 2 2 pues no, no lo he probado, pero imagino que es demasiado agresivo y me petaria Vilmente y tendria que volver a poner los otros...

PD2: Pq no me deja elegir la bios en Expert Cas 1.5 ???

H:
Muy pocas memorias me han rulado a CAS 1.5clk

PERFECTO H, me vendra de perlas para la placa ABIT que me voi a pillar, asias

IO siempre flasheo a la antigua usanza....

Muxas veces hemos hablado de lo q son las latencias. Os lo vuelvo a contar:

Pues como bien dice el Hermano Apocalipsis, las latencias son penalizaciones impuestas en los procesos de lectura/escritura/precharge......

El factor mas importante que acentúa los retardos de las latencias de lecturas es con mucho el tiempo de respuesta de las memorias o latencias de acceso.

Como el ciclo de reloj del SISTEMA y el ciclo de RELOJ INTERNO del micro cada vez son mas cortos comparados con los tiempos de acceso de la memoria, los ciclos de BUS CLOCK y los ciclos de la CPU CLOCK estan siendo desperdiciados por la memoria para responder sus datos

Es por esta razón que los fabricantes de hardware y los diseñadores de integrados generaron una serie de parámetros para un uso general.

SDRAM al igual que DDRAM no es infinitamente rapida. La memoria esta basada en capacitores, puentes de transistores, lineas de bits,etc...

Los capacitores y lineas tienen que ser prealimentados y los strobes de direccionamiento (celdillas para que lo entendais) necesitan tiempo para fijarse en la correcta posición para poder cazar los datos que les envia el micro.

El tipico ciclo da comienzo cuando un banco activa los comandos que seleccionan y activan 1 banco concreto y una linea de memoria a traves de sus pines de salida

Durante el siguiente ciclo, los datos son seleccionados en los bitlines y van hacia una especie de amplificadores.

Cuando los bits de datos alcanzan los amplificadores esos datos son tratados mediante una señal de reloj interna

ESTE PROCESO que hemos resumido es llamado RAS-to-CAS delay con una latencia de 2-3 ciclos. Cuanto mas corto sea ese ciclo, mayor impacto en el rendimiento percibiremos. Este parámetro por definición solo es solo importante en el primer comando de lectura después que la pagina se haya completado

Después de este delay de un par de ciclos un comando de lectura selecciona el direccionamiento de la primera word que leeran los amplificadores.

Después del comando de lectura hay otro CAS delay o latencia mientras los datos se seleccionan desde los amplificadores hasta los pines de salida. Esta CAS Latency suele ser de 2 – 3 ciclos, y en el mejor de los casos 1.5.
Una vez que los datos son liberados en el BUS otra word repite el ciclo hasta que todos la secuencia se completa.

El termino q mas me preguntais es el CAS Latency o CAS Delay:

PARAMETROS DE LA ABIT NF7s.

*CAS LATENCY: Las latencias de la memoria varuan dependiendo de la calida de los chips que integren la memoria. Los tipicos valores en SDRAM son 2-3. Como sabeis, CAS-2 significa que los datos saldran en el segundo ciclo ascendente después de un comando de lectura, mientras que CAS-3 significa que los datos de salida lo realizan en el tercer ciclo ascendente de reloj después de un comando de lectura. Asi que el mejor timing es 2.

*tRP o RAS PRECHARGE : Ciclos necesarios para que el CAS seleccione el direccionamiento correcto. A por el 2.

*tRAS o CYCLE TIME: Este controla el minimo tRAS (Row active time). Tiempo q pasa entre un comando de activacion yel comando de precarga del mismo banco
Asi, que el tRAS es un comando MUY importante q determina la velocidad de la activacion del row (fila) que puede ser precargada para otro ciclo siguiente. Al alargar este valor (11), la ROW puede ser innecesariamente retardada para la precarga de otro ciclo posterior. Pero si lo ajustamos MUY corto, podemos sufrir graves corrupciones.

*tRCD o tRAS to CAS Delay: Numero de ciclos cuando un comando de activacion es seleccionado hasta un comando de lectura o escritura es aceptado. Esto significa, ANTES de que la CAS este activa. Otra manera de explicarlo es:
Despues de un comando de activacion de banco, las lineas tRAS necesitan ser precargadas antes de un comando de lectura. Los datas tienen q ser movidos hacia los amplificadores de señal y conlleva unos delays de 2-3 ciclos

EN ppio, el valor mas critico en el ancho de banda efectivo es sin duda el CAS DELAY.

Interesante hilo

http://www.media-vida.net/vertema.php?fid=3&tid=54819&pagina=16

#306 (Ya se hablo en su momento)

H

No se si lo he entendido bien. Cuando pones

***Standard CMOS Features:
Activad los canales que utiliceis, si solo rulais con 1 dispositivo por canal IDE ponedlo en Master, NO mezcleis 2 HDD en un mismo CANAL.

¿quiere decir que solo ponga un disco duro en cada cable ide?

En caso afirmativo ¿Que ocurre si tengo 4 discos para poner en ese equipo (no necesito cdrom)?

Mav:
Lo mas correcto es dejar siempre, y en la medida de los posible a cada HDD Master y solo en el cable IDE. TB es muy recomendable rular con fajas de calidad. NO me refiero a las tipicas redondeadas, solo q cumplan las especificaciones del HDD.

La controladora SIL3112 de la ABIT esta muy bien, IO claramente SIEMPRE pinxo ahi los HDD, si son S-ATA no prob, si son P-ATA uso el serillel q viene con el pack.

Mejor q sea el HDD S-ATA nativo y no tener q andar con el Serillel claramente....

Ante el CASO de tener 4 HDD que pinxar.....

IO pondria 2 en la SIL3112, ahi instalaria S.O y su sector de arranque correspondiente. Los otros 2 cada uno Master en sendos IDE Channels de la placa

Vamos hablando del tema

H

OCZ , Garantia de por Vida

Meteles caña, io tuve las mias una temporada rulando a 3v y aun siguen vivitas y coleando

H

Tamy no tengas miedo, yo tengo las mismas mems k tu, y las tengo a 2.9V, mejor dixo a 3V xk la abit n7f-s tiene una movida (no me aucerdo como se llama) y te sube el voltage ella solita:
ejem: si lo tienes a 2.6V fijaros en el MBM5 como os marcara 2.7V o x ahi, x eso las mias tan 3V xD

Ara las tengo a 225 de fsb estables con latencias 3-3-3-11-1T.Os preguntareis k pk tengo el cl tan alto, x una sencilla razon, xk en dual chanel ahi muy poca diferencia entre 2 y 3 y como asi suben mas pos mejor, si no os lo creeis haced vosotros pruebas.

Solo tengo un inconveniente, eske he probau mis modulos x separau, y uno me llega a 229 de fsb latencias 2-2-2-11-1T y el otro si bajo las latencias a 2-2-2 no es estable (x prime95) ni a 200 de fsb, osea k un modulo esta 'capando' al otro.
Tamy yo al principio tmb tenia miedo a joder + de 300€ (2x 512mb) pero despues de preguntar en varios foros(este incluido) todos me decian k no pasaba na!

Pero un pregunta, los de la tienda cuando compre los modulos me digeron k si hacia oc y si se me jodian y cuando ellos mandaran las mems a la fabrica de ocz para verlas o algo asi y me dieran otras, si la haberia era culpa del oc k no melas cambiaban!!

Y si la garantia cubre esto,sabeis de algun mod para hecerle a estas mems?? (para subir mas)
Ya se k ahi un faq de esto pero no veo nada de mems xD

Enga salu2

Al ser un tema q suscita tanto interes, procedo a explicaros el funcionamiento de los ciclos de precarga-lectura-escritura de la DRAM

*Antes de comenzar con la Teoria del BUS de direccionamiento de la DRAM me pareceria MUY interesante hacer una clara distincion entre SRAM y DRAM.

*La SRAM o Static RAM, recibe su nombre debido a que una vez que los bits (0-1) son introducidos en las celdillas y permanecen solidariamente hasta que son re-escritos por otros bits o se produce un corte de alimentacion.

Una celdilla de SRAM implementa de 4-6 transistores organizados de tal manera q "cazan" los bit entre estos hasta que son reescritos o hay un fallo de alimentacion electrica. SRAM es MUY rapida,eficiente y de logica mas simple (SIMPLE=EFICAZ), pero a su vez tiene unos gastos de manufactura alrededor de x5 veces el precio de manufactura de la DRAM.
(Todos sabeis que la memoria cache, los RAMDACŽs y otros muxos integrados implementan este tipo de memoria).

Uno de los principales problemas nos encontramos es la variedad de empaquetados de la DRAM, SIMMs, DIMMs, RIMMs, la razon es que a medida q disminuye el tamaño de implementacion de los transistores, y la cantidad de celdillas a integrar hay q modificar el empaquetado para poder aprovechar todas las nuevas capacidades o "features".

*Empaquetados hay varios y todos los conoceis:

http://home.cfl.rr.com/bjp/Packaging.htm

Comentaros que los mas usuales en nuestras maquinas son los DIMM, RIMM, y como no BGA. Este BGA es ciertamente interesante, lo podreis reconocer facilmente, vuestros Northbridges y Southbridges son BGA. Se estan consiguiendo frecuencias internas de trabajo muy interesantes con este empaquetado. Las ventajas son evidentes:
Eliminacion de las backlines del integrado, mayor coeficente de planeidad, 70% de ahorro de espacio en el layout del PCB, y como no, unas mejores propiedades termicas y electricas.

No vamos a entrar a observar los ciclos de lectura y escritura de la SRAM, pero como podeis imaginar es muxo mas eficiente y practicamente sin delays.

Si nuestra main memory fuera SRAM, podriamos olvidarnos practicamente de todos los parametros de memoria. La gran paradoja de la DRAM es hacer que una integrado funcione como almacenamiento cuando realmente NO deberia hacerlo.

DRAM: [Bienvenidos al mundo de los DELAYs]
Como hemos comentado antes, los mecanismos de la DRAM son mas complejos, debido en gran medida a que la carga en sus celdillas es "expulsada" constantemente.

Con el plano de ambos integrados delante del monitor (mi caso), puedo observar que hay exactamente la mitad de lineas de direccionamiento (BUS) que en la SRAM.

*La pregunta que os estareis haciendo es clara:
¿Porque si tiene menos lineas es mas compleja?
"La Respuesta la encontre al ver que el interfaz de la memoria era mas complejo. Los direccionamientos estan cortados en 2 hojas o secciones. Y estas 2 hojas estan implementadas al BUS en 2 ciclos de reloj separados. [DELAY numero 1]

Asi que el address de por ejemplo 20 bit, se divide en 2 chunks de 10 bit cada uno. Y ambos chunks seran inyectados a la DRAM en 2 ciclos separados de reloj. Este fenomeno se conoce en Electronica como MULTIPLEXADO.

Este Multiplexado o "MUXing" es la PRINCIPAL CARACTERISTICA DE LA DRAM. Comentaros que esta MUXing es del tipo TDM entrelazando pulsos o clk de ambas hojas.
Estos direccionamientos multiplexados realmente complican el diseño y añadiendo ademas una gran cantidad de delays. El xip es mas complejo y su interface lo es tb.
La razon de este MUXing es referente a que las celdillas de la DRAM implementan 1 solo transistor per cell y son mas pequeñas que las celdillas de la SRAM (4-6transistores per cell). Al tener un tamaño tan pequeño,el tamaño del empaquetado aumenta ya que hay q direccionar todos los pines, siendo inevitable el multiplexado.

Echando un vistazo mas profundo a una celda de memoria DRAM, la podemos imaginar como un cuadrado bidimensional.
Realmente NO es un cuadrado, sino un rectangulo, con mas COLUMNs y menos ROWs. Ya que cuantas menos ROWs, habra menos penalizaciones para refrescarlas

Con ROWs y COLUMNs. Imaginad la celdilla como un tablero de ajedrez, en el que tenemos unas filas horizontales (ROWs) y otras Verticales (COLUMNs)

Hay 2 pines exclusivos para unas unidades que a todos os sonaran familiares:
#RAS: Row Address Strobe
#CAS: Column Address Strobe

Estos controlan los direccionamientos de los bit que se alojan dentro de la celdilla, localizandolos preciasamente en este mapeado 2D.

CICLOS de la DRAM:

1) Comienza el ciclo con un comando de activacion que selecciona un banco y una ROW a traves de los pines de entrada

2) Los bits son seleccionados de las datalines y inyectados en los amplificadores (situados en el dataBUS)

3) Cuando los bits alcanzan los amplificadores estos son "atrapados" por una señal discreta de timming

4) Este proceso consume un periodo de tiempo denominado RAS to CAS Delay, con una latencia de 2-3CLK. Claramente the less the better; Apostad por 2 CLK

5) Despues de este delay un comando de lectura apunta apunta al direccionamiento de COLUMn para seleccionar el direccionamiento de la primera WORD (8byte=64bit) que sera lleida del amplificador.

***RAStoCAS es por tanto llegado el BIT al amplifier

6) Despues del comando de lectura incurre otra penalizacion, el CAS Delay, mientras las words son leidas desde los amplificadores e inyectadas al pin de salida. CAS Delay tiene latencias de 2-3 CLK, the less the better, a la latencia 2CLK.

7) Despues de que toda la informacion ha salido del amplificador hacia los ROW hay otro delay de 2-3 CLK, como siempre a por la latencia mas baja, 2CLK. Estp es el tRP

8) Dependiendo del "sangrado" de las celdillas, que es caracteristica dependiente de la naturaleza de cada integrado, la recarga tendra unas latencias de 7-11 CLK. Esto es el Trcd, durante este tiempo, el flujo de datos se interrumpe totalmente e incide negativamente en el rendimiento. Aqui hay una gran paradoja, todos sabemos que este Trcd tiene que tener 11 CLK para el mejor rendimiento, NO tengo una explicacion al respecto, necesito estudiar mas detenidamente este parametro la verdad [COMPLETAR].

Entended ya para finalizar que las celdillas de DRAM solo "atrapan" bits (0-1) y que desde la perspectiva de la CPU y si pudieramos otorgarle ojos a esta, veria la memoria como una larga y estrecha fila de celdillas. Algo similar a esto.

-----.-----.-----.-----.-----.------.-----

Donde los guiones confirman el Address BUS y los puntos las memory-cells, o localizaciones fisicas del los bits almacenados.

La jerarquia I/O de los ciclos de la DRAM podria organizarse de esta manera:

INPUT (Address BUS)--->CAS Decoder/RAS Decoder----->Amplificador------>OUTPUT (Data BUS)

H